Verilog的always语句，你写对了吗? 私发暗号【IC学习

always语句。

always语句在verilog基础语法当中是比较重要的一个知识点。always语句相当于是C语言当中的for或者是while，是一个循环语句。always语句不管是在仿真语法当中，还是在可综合的语法当中，都是不断重复去执行的。

always语句既是可综合语句，也是不可综合语句。也就是说always语句既可以在设计文件当中去使用，也可以在仿真文件当中去使用，并且都是必不可少的一个语句。

always的使用：always后跟敏感信号量表，再跟语句。就是说always后跟@，再紧跟一个括号，这个括号里边就叫做敏感信号量表。就是说如果括号里敏感信号量表这个语句满足了条件，就会触发always块里面的语句，会被一条一条执行。

always语句由于其不断重复执行的特性，只有和一定的持续控制结合在一起才有用。如果在使用always语句时没有持续控制，就会形成一个仿真死锁。always areg变量等于取反areg，比如areg等于一，取反的结果是等于零，零的取反又等于一，最后形成零，与一之间无限循环转换，就相当于形成死锁。

可见always不会出现这种写法，即便是写出来，编译器同样会出现红线报错。